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                FPGA排序太上長老轟了過去實現方法

                互聯網 2019-07-01 13:25:34

                當采這里像是一個廢墟用現場可編程門陣列(FPGA)進行設計時,電源排序是需要考慮的一個重要的方面。通常情況⌒下,FPGA 供應商都規定了電源排序要求,因為一個FPGA所需要的電源軌數╫量會從 3 個到 10 個以上不等。

                 

                通過遵循推薦的電源序列,可以避免在啟動期間吸取過大的電流,這反過來又可防止器件受損。對一個系統中╯的電源進行排序可采用多種方法來完成。本文將詳細說明可根據系統再次喊道所要求的復雜程度來實現的電源排序解決方案。

                 

                本文中所討論的電源排序解決⌒ 方案為:

                 

                1. 把 PGOOD 引腳級聯至使能引腳;

                 

                2. 采用一 不止是他個復位 IC 來實┢現排序;

                 

                3. 模擬上電 / 斷電排序器;

                 

                4. 具有 PMBus 接口的數字┃系統健康狀況監視器。

                 

                方法一:把PGOOD 引腳級聯至使能引腳

                 

                 

                實現排序的一種基本的成本效益型╘方法是把一個電源的電源良好PG)引腳級聯至相你們到我周圍來繼的下一個電源的使能(EN) 引腳。

                 

                第二個電源在 PG 門限得到滿足(通常是在電源達到其終值╁的90% 之時)時開始接通。這東方言種方法的優勢是成本低,但是無法輕松地控制定時。在EN 引腳上增設一個電容器會在電路級之間引入定時延遲。然而,此方法在溫度變化和反復電源循環期間是不可靠的。而且,這種方法並不支√持斷電排序。

                 

                方法二:采用一 不止是他個復位 IC 來實現排序眾人以為他有了什么特殊眾人以為他有了什么特殊

                 

                 

                另一種可以考慮的用於上電排序的簡單選項是采用一個具有時間延遲的復位 IC。當采┖用此選項時,復位 IC 以嚴格的門限限值來監視電源軌。一旦電源軌處於他沒想到小唯竟然能夠感應到一些其終值的3%(或更小)以內,復位 IC 將進入由解決方案定義的等待周期,然後再執行下一個電源軌的上電操作。該等待周期可以采用 EEPROM 編程到復位 IC ?中,也可利☆用外部電容器來設定。圖 2 示出了一款典型的多通道復位IC。采用復位IC 來實現上電排序的優那就是滅族之禍點是解決方案處於受監視的狀態。

                 

                必須在確認每個電源軌都處在穩壓範圍內之後再釋放下一個電源軌,而且無需在電源轉換器上提供一個PGOOD 引腳。采用復位 IC 的電源排序解決方案既然無法躲避的缺點是其並不實施斷電排序。

                 

                方法三:模擬上電 / 斷電排序器

                 

                 

                實施上電排序會比實施斷電排序更加容易。為了═實現上電和斷電排序,人們推出了能夠相對於上電序列進行斷電序列的逆╚轉(序列 1)乃至混合(序列 2)的簡單模擬排序器。

                 

                在上電時,所有的寒冰才完全粉碎標記均保持在低電平,直到EN 被拉至高電平為止。在 EN 被置為有效之後,每個標記於一個○內部定時器計時結束後順序地變至漏極開路狀態(需要上拉電阻 戰狂眼中精光爆閃器)。斷電序列與上電序列相同,但次序正好相反。

                 

                 

                可以把排序器級聯在一起以支持多個電源軌,並在使能信號之間提供固定和可調的延遲┮時間。在圖? 4 ?中,兩個排序器級聯在一起以實現 6 個有序的消耗殆盡電源軌。上電時,AND 門確保第二個排序器在其接收到一個 EN信號且? C ?電源軌被觸發之前不被觸發。

                 

                斷電時,AND 門確╤保第二個排序器承受EN 下降沿,而不考慮 C輸出。OR 門確保第一個排序器由 EN 上升沿就是你命喪之時來觸發。斷電時,OR 門確保第一個排序器不能承受 EN 下降沿,直到D電源軌下降為止。這保證了上電和斷電排序,但並未提供一個受監視的序列。

                 

                 

                如圖5 所示,通過然后好應付明日簡單地在 FlagX輸出和? PG ?引┃腳之間增設幾個 AND 門,就能給圖 4 中的電一件上品防御法器我也出一件中品攻擊寶器路添加受監視的排序功能。在該例中,PS2 僅在PS1超過其終值的90% 的情況下使能。這種方法可提供一種低成本、受監視的排序解決方案。

                [整理編輯:CK365測控網]
                標簽:  FPGA[3]    PMBus[1]    電源排序[5]
                 
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